توثيق جمعية علم النفس الأمريكية APA (الطبعة السابعة)

Lim, J. J. N. (2008). The RTL design of 32-BIT 5- stage pipeline risc processor using verilog HDL.

توثيق أسلوب شيكاغو (الطبعة السابعة عشر)

Lim, Jonie Joo Nee. The RTL Design of 32-BIT 5- Stage Pipeline Risc Processor Using Verilog HDL. 2008.

توثيق جمعية اللغة المعاصرة MLA (الطبعة الثامنة)

Lim, Jonie Joo Nee. The RTL Design of 32-BIT 5- Stage Pipeline Risc Processor Using Verilog HDL. 2008.