Synthesis of transistor chaining algorithm for CMOS cell layout using bipartite graph / Azizi Misnan

This project implement a algonthm for the optimal transistor chaining problem in CMOS functional cell layout based on Uehara and vanCleemput's layout style [1] which assumed that the height of each logic module layout is constant and performed the optimisation by decomposing the graph module in...

وصف كامل

محفوظ في:
التفاصيل البيبلوغرافية
المؤلف الرئيسي: Misnan, Azizi
التنسيق: أطروحة
اللغة:English
منشور في: 1997
الوصول للمادة أونلاين:https://ir.uitm.edu.my/id/eprint/101322/1/101322.pdf
الوسوم: إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!