Synthesis of transistor chaining algorithm for CMOS cell layout using bipartite graph / Azizi Misnan
This project implement a algonthm for the optimal transistor chaining problem in CMOS functional cell layout based on Uehara and vanCleemput's layout style [1] which assumed that the height of each logic module layout is constant and performed the optimisation by decomposing the graph module in...
محفوظ في:
المؤلف الرئيسي: | Misnan, Azizi |
---|---|
التنسيق: | أطروحة |
اللغة: | English |
منشور في: |
1997
|
الوصول للمادة أونلاين: | https://ir.uitm.edu.my/id/eprint/101322/1/101322.pdf |
الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|
مواد مشابهة
-
Synthesis of transistor-chaining algorithm for CMOS cell layout using bipartite graph / Azizi Misnan
بواسطة: Misnan, Azizi
منشور في: (1997) -
Synthesis of transistor chaining algorithm for CMOS cell layout using euler path / Sukri Hanafiah
بواسطة: Hanafiah, Sukri
منشور في: (1997) -
FPGA implementation of bipartite graph matching algorithm
بواسطة: Kua , Wee Soo
منشور في: (2011) -
Chromaticity of Certain Bipartite Graphs
بواسطة: Hasni @ Abdullah, Roslan
منشور في: (2005) -
Bipartite Graph Algorithm With Reference Frame Representation For Protein Tertiary Structure Matching
بواسطة: Othman, Fazilah
منشور في: (2010)