Timing performance enhance for routing channel in 28NM FPGA chip
Dalam reka bentuk FPGA, saluran laluan bertindak sebagai penyambung antara kawasan dalaman dan luaran. Dengan pertumbuhan get kiraan yang semakin pantas serta rumit dalam proses nod 28nm, keperluan masa daripada reka bentuk ini adalah sukar untuk mencapai perubahan untuk semua PVT. Penganggaran masa...
Saved in:
主要作者: | Kin , Si Kee |
---|---|
格式: | Thesis |
語言: | English |
出版: |
2013
|
主題: | |
在線閱讀: | http://eprints.usm.my/32972/1/Kin_Si_Kee_TIMING_PERFORMANCE_ENHANCE_FOR_ROUTING_CHANNEL_IN_28NM_FPGA_CHIP__2013_MSc_E%26E_BSB_24.pdf |
標簽: |
添加標簽
沒有標簽, 成為第一個標記此記錄!
|
相似書籍
-
Prevention Mechanism Against Denial Of Service Attack On Duplicate Address Detection Process In Ipv6 Link-Local Networks
由: Ibrahim Al-Ani, Ahmed Khallel
出版: (2020) -
Anomaly-Based Detection Approach To Detect The Flash Crowd Attack During The Flash Event
由: Al-Saleem, Samer Abdulsada Mutlag
出版: (2017) -
QYPS HPS Interconnect verification methodology for SOC FPGA
由: Loh , Tat Jen
出版: (2013) -
Design Of Fpga Address Register In 28nm Process Technology Based On Standard Cell Based Approach
由: Chew , Ming Choo
出版: (2013) -
Technique Of Pvt Analysis On Sd Controller Timing Validation For 28nm Soc Fpga
由: Yusni, Nur Amalina Aiza
出版: (2015)