The RTL design of 32-bit RISC processor using verilog HDL
The objective of this research is to design a Reduced Instruction Set Computer (RISC) processor core based on ARM instruction set architecture for System-on-Chip (SoC) development design. The RISC computer architecture is selected because as it is accepted as the processor for mobile computing and i...
محفوظ في:
| المؤلف الرئيسي: | |
|---|---|
| التنسيق: | أطروحة |
| اللغة: | English |
| منشور في: |
2012
|
| الموضوعات: | |
| الوصول للمادة أونلاين: | http://eprints.utm.my/id/eprint/32631/5/HafizulHasniManabMFKE2012.pdf |
| الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|